На этой неделе, на Международной конференции электронных устройств IEEE 2019 года, imec, ведущий мировой исследовательский и инновационный центр в области наноэлектроники и цифровых технологий, представляет первые стандартные результаты моделирования ячеек своего устройства форкстола, разработанного для логики менее 3 нм. технологические узлы. По сравнению с нанолистовыми устройствами уменьшенное расстояние от n до p приводит к увеличению производительности на 10%. В сочетании с усилителями масштабирования новая архитектура устройства снизит стандартную высоту логической ячейки до 4,3 дорожек, что в сочетании с оптимизацией шаблона ячейки может привести к уменьшению площади более чем на 20 процентов. Результаты оценивают архитектуру Forksheet как потенциальное решение для расширения масштабируемости структур Nanosheet за пределами узла 3nm логической технологии.

Недавно устройство imec было предложено устройство для разветвления в качестве естественного продолжения вертикально сложенных устройств с боковым затвором со всех сторон. В отличие от универсального нанопластинчатого устройства, в раздвоенном листе нанопласты теперь управляются раздвоенной трехстворчатой ​​структурой, реализованной путем введения диэлектрической стенки между устройствами P- и NMOS до формирования структуры затвора. Эта стена физически изолирует траншею p-gate от траншеи n-gate, обеспечивая намного более узкий интервал между n-p – проблема, которая не может быть решена с помощью структур FinFET или нанолистовой структуры. Ожидается, что из-за этого уменьшенного разделения n-to-p forksheet будет обладать превосходной масштабируемостью по площади и производительности.

Впервые стандартное моделирование ячеек подтверждает этот превосходный потенциал области производительности по мощности (PPA) в архитектуре устройства форклистов. Исследуемое устройство предназначено для 2-нм технологического узла imec, используя контактный шаг затвора 42 нм и стандартную библиотеку ячеек 5T с шагом металла 16 нм. Предлагаемая конструкция включает в себя масштабирующие усилители, такие как скрытые силовые рельсы и обмотку контактов. По сравнению с нанолистовым устройством сообщается об увеличении скорости на 10 процентов (при постоянной мощности) и снижении мощности на 24 процента (при постоянной скорости). Повышение производительности может быть частично объяснено уменьшенной емкостью мельника, обусловленной меньшим перекрытием затвор-сток. Наконец, уменьшение разноса n-to-p может использоваться для уменьшения высоты колеи с 5T до 4.3T. Дальнейшая оптимизация компоновки с использованием структуры устройства позволяет уменьшить площадь ячейки более чем на 20 процентов. При реализации в проекте SRAM моделирование показывает комбинированное масштабирование площади ячейки и повышение производительности на 30 процентов при разнесении 8-нм p-n.

« Поскольку отрасль масштабируется от плоских до FinFET к вертикально уложенным нанолистам, концепция разветвленных листов считается неразрывным расширением », – говорит Жюльен Рыкаерт, директор по программам 3D гибридного масштабирования в imec. « Устройство нанолистовой пленки было в основном введено для улучшения электростатического контроля и прочности привода. Но как для архитектуры FinFET, так и для архитектуры с нанолистами имеется большое расстояние разделения n-p-устройств, препятствующее дальнейшей масштабируемости. Архитектура Forksheet является одним из способов решения этой проблемы и может считаться универсальным логическим «универсальным» CMOS-устройством за пределами 2 нм. Продолжая масштабирование за пределами устройства раскладки, мы предлагаем дополнительный полевой транзистор (или CFET) в качестве устройства кадидата ». Поток процесса для раскладки аналогичен таковому для устройства наноструктуры, только с дополнительными дополнительными этапами процесса.

Эта работа является частью логической программы INSITE R & D компании imec, нацеленной на кооптимизацию технологии проектирования (DTCO) для более чем 3-нм технологических узлов. Результаты будут представлены на IEDM2019 в среду 11 декабря, сессия 36.5 (15:15). Кроме того, Жюльен Рикарт, программный директор, обсудит дорожную карту imec в отношении технологических узлов длиной менее 2 нм, начиная с вертикально уложенных нанолистов, вилок и, наконец, CFET, в сочетании с усилителями масштабирования, в приглашенной лекции в среду 11 ^th в 10:20 PM.

Источник: https://www.imec-int.com/ru/home